所以这第三种状态也叫高阻态,指的是电路的输出的一种状态，不高不低,三态gate(TSgate)，可以是输出两级:1和0,输出端子具有高阻态的特性，因此输出端子也可以并联使用,你可以认为是输出(输入)阻力很大,也就是要么这个输出end输出要么那个输出end输出。
一个普通TTL与非门的输出极上的两个晶体管T4和T5始终保持一个导通另一个截止的推挽状态。T4开，T5关，输出高电平y = 1；T4关，T5开，输出低电平，Y=0。三态除了以上两种状态，还有第三种状态，T4和T5同时关断。因为当晶体管关断时，C和E之间的阻抗是无穷大，所以输出端子Y对地和电源(vcc)的阻抗也是无穷大。所以这第三种状态也叫高阻态。
三态gate(TS gate)，可以是输出两级:1和0。另外可以在器件内部断开，无输出，即高阻状态。输出端子具有高阻态的特性，因此输出端子也可以并联使用。但是，如果分别有两个(或更多)输出1和0，就会发生冲突。为避免冲突，任何时刻只允许一个输出 terminal输出0，另一个输出terminal必须位于高阻状态。也就是要么这个输出 end 输出要么那个输出 end 输出。这就实现了“线或”的逻辑功能。该功能非常适合计算机中“总线结构”的要求。
高阻态这是数字电路中的常用术语。指的是电路的输出的一种状态，不高不低。如果高阻抗状态被输入到下一个电路，它将不会对下一个电路产生影响。就像没有连接一样，如果用万用表测量，可能高也可能低，就看后面连接的是什么。高阻态的本质:高阻态可以为电路分析中的理解开辟道路。你可以认为是输出(输入)阻力很大。他的极限可以被认为是悬而未决的。也就是说，理论上高阻状态不是悬空，而是对地或电源有很大阻力的状态。在实际应用中，它与销的悬挂几乎相同。高阻态的意义:门电路的输出的上拉管导通，下拉管关断时，输出为高电平；反之，就是低水平；当上拉管和下拉管都关断时，输出端相当于浮空(无电流流过)，其电平取决于外部电平，即门电路放弃对输出端电路的控制。
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